【由编码器看逻辑电路设计】逻辑电路设计通常由真值表－＞卡诺图(注意编码顺序格雷码)－＞最小项之和/最大项之积－＞逻辑电路的形式。
当然还有就是输入被限制了，既具有约束项，比如普通的8-3编码器，它的输入只能是8种，可以将其余的输入最小项按需约束为1，进而化简逻辑函数，但这会产生一个问题，万一使用过程中输出由于毛刺等原因导致输入不是我们规定的呢？这就会产生问题。
并且用Verilog描述普通的对于其它的情形必须要有一个默认值。但，出现优先编码器就好办了。
优先编码器是完全可以用Verilog一一列出而无需设置默认。它的典型芯片是74HC148，但它多了GS，EI，EO等引脚，EO类似于加法的进位，这三个信号可用于级联。
还有一种是2-10 BCD码编码器，也是优先编码器，比如74HC147。好像这款没有什么级联一说。
【两块电源模块】黑的RC为高有效，蓝的为低电平有效，数据手册却都写Positive Logic。
【Town hall meeting】 After the town hall meeting, he immediately 『set up a tel co 』with his only subordinate to show that he is a professional manager.
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不是我能染指的
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😬😂
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